3-1 FPGAによるCPU設計

おしらせ

実験テキスト

目的

実験の手引き

※()内は実験日程の目安です。
  1. FPGAを用いた論理回路設計 (1日目)
  2. CPUのアーキテクチャと基本設計 (2〜3日目)
  3. CPUの拡張 (3〜4日目)
  4. 参考: VerilogHDL: よくあるError/Warning集

【重要】実験を行う上での注意

以下の「レポート」に詳しく書いてあるように、 この実験では、HDL記述の回路設計では、「試行錯誤の過程」をすべて記録する必要がある。 つまり、いかに軽微な修正でも、コンパイル(論理合成)前に、 必ずソースファイルを、(通し番号を末尾につけるなどして) 別名で保存しておくこと。 (そうしないとレポートが書けない) ※これは「よくわからないけど動くようになった」ということがないよう、またあてずっぽうでデバッグを行うことなく、内容と結果とを定量的に結び付けて理解を進めるためのものです。

また、わからないことをWebや文献で調べたり、知人に教えてもらう/教えてあげることは、積極的に行ってください。ただし、必ずその出典(どうやってその情報を得たか)を記録しておき、レポートには記載すること。

レポート

こちらを参照のこと。

関連講義・実験


お問い合わせはこちらへ:akita(at)is.t.kanazawa-u.ac.jp