CPUの拡張

拡張1: データメモリ

アーキテクチャ概要

• clk : クロック
• daddr : アドレスバス(4ビット)
• d2io : CPUから外部(I/O)への向きの信号。書き込みデータ(4ビット)：dmemに書き込むべきデータ ("to io"の意味(toと2(two)をかけている))
• d2cpu : 読み込みデータ(4ビット)：dmemから読み出されるデータ ("to cpu"の意味)
• wr : 書き込み制御。wr=1のとき、clkの立ち上がりでデータd2ioが番地daddrに書き込まれる

• 読み出し：アドレスdaddrが示すメモリの内容をd2cpuに出力する
• 書き込み：wr=1ならば、clkの立ち上がりでd2ioの値をアドレスdaddrが示すメモリへ書き込む

データメモリdmemのHDL設計

// Data Memory
module dmem(clk, wr, addr, din, dout);
    input clk, wr;
    input [3:0] addr, din;
    output [3:0] dout;
    reg [3:0] mem[0:15];
    
    always @(posedge clk) begin
        // operation
        // ....
    end
    assign dout = .....;
endmodule

CPUの命令の拡張：データメモリアクセス

module sample(CLK6, LED, SW, SG, SA);
    input CLK6;
    input [3:0] SW;
    output [7:0] LED, SG;
    output [3:0] SA;

    reg [3:0] r0, r1, pc, daddr, d2io;
    wire [3:0] iaddr, d2cpu, op, imm;
    wire [7:0] idata;
    wire [3:0] d3, d2, d1, d0;
    reg mem_wr, st, z;
    wire clk, rst;
    
    imem i0(iaddr, idata);
    dmem i1(clk, mem_wr, daddr, d2io, d2cpu);
    sw_clk iclk(CLK6, ~SW[0], clk);
    seg7 iseg7(CLK6, d3, d2, d1, d0, SG, SA);

    assign LED = {z, st, clk, 1'b0, op};
    assign d0 = r0, d1 = r1, d2 = iaddr, d3 = daddr;
    assign rst = ~SW[3];
    assign iaddr = pc;
    assign op = idata[7:4], imm = idata[3:0];
    always @(posedge clk or posedge rst) begin
        if (rst == 1'b1) begin
            pc <= 4'h0; st <= 1'b0; z <= 1'b0; mem_wr <= 1'b0; daddr <= 4'h0; r0 <= 4'h0; r1 <= 4'h0;
        end
        else begin
            if (st == 0) begin
                st <= 1'b1;
                mem_wr <= 1'b0;
                case (op)
                    // operation
                    // resister access, mem_wr setf for op=1000/1001
                    ....
                endcase

            end
            else begin
                st <= 1'b0;
                // memory read for op=1010/1011
                case (op)
                    ...
                endcase

                   // update pc
                if (op == 4'b0110) ...
            end
        end
    end
endmodule

演習3-2 sample_cpu2.zipをダウンロードして展開し、 この中のsample.vを参考に、これらの命令を拡張したCPUを 設計してみましょう。 データメモリdmemは、前回と同様に新しいVerilogHDLファイルmem.vを プロジェクトに追加し、この中に命令メモリimemの記述とともに 記述するとよいでしょう。 またこれに以下のようなプログラム(もっと長いプログラムでもよい)を 命令メモリimem内に記述して、これを実行させてみましょう。 (このプログラムでは、最終的にr1=1となることになる)

番地(iaddr)	命令(idata)	命令のニーモニック表記
0	0000 0001	mov 1, r0
1	1000 0011	mov r0, @3
2	1011 0011	mov @3, r1
3	0110 0011	jmp 3

拡張2: メモリマップドI/O

データメモリの一部を、LEDなどのI/Oデバイスのように扱うことを 「メモリマップド(Memory-mapped I/O)」と呼びます。 ここでは、データメモリの特定の番地にデータを書き込むと、 その値が直接LEDに表示されるような回路dioを設計してみましょう。

といってもメモリマップドI/Oの出力側(CPUから書き込まれる側)は、 基本的にはデータメモリの書き込み部分と全く同じです。 例えば次のような回路をdio.vとしてプロジェクトに追加しておきます。

module dio(clk, wr, addr, din, d_led);
    input clk, wr;
    input [3:0] addr, din;
    output [3:0] d_led;
    reg [3:0] d_led;
    
    always @(posedge clk) begin
        if (wr == 1'b1) if (addr == 4'hf) d_led <= din;
    end
endmodule

    wire [3:0] d_led;
    dio  i2(clk, mem_wr, daddr, d2io, d_led);

演習3-3 メモリマップドI/Oの回路を設計し、CPUとあわせて動作させてみましょう。 その動作を確認できる適当なプログラムをimemに格納させること。 またメモリマップドI/Oを拡張し、割り当て番地を変更したり 複数の書き込みデバイスや読み出しデバイスを設計して動作させてみましょう。

※ヒント：読み出しデバイスは、データメモリの特定のアドレスに 対する読み出しの際に、入力信号(例えばスイッチの値)を 読み出しデータd2cpuに返すようにすればよい。
ただしデータメモリdmemからCPUへ向かうデータd2cpuと、 このdioからCPUへ向かうデータd2cpuは同一の信号線であるため、 dmemとdioの両方がd2ioにデータを「出力」しようとすると、 「競合」(CPUへの読み出しデータ信号d2cpuに、データメモリdmemとこの読み出しデバイスの 2つが同時に値を出そうとすると、インプリメンテーション時にエラーが起こるか、 動作させられても最悪の場合故障する)することになる。 そのため、データメモリのd2cpuへの値の出力は アドレスdaddrがデータメモリ対象の値のときだけ、とし、 それ以外のときは次のように「接続していない(高インピーダンスZ)」という値を 出力するようにする。

  assign dout = (addr == 5)?(4'bZZZZ):(mem[addr]);

  assign dout = (addr == 5)?(....):(4'bZZZZ);